对话(0)
埃德蒙·德哈罗
你可能玩过你的智能手机上有成百上千的视频。但你有没有想过，当你按下“播放”键时会发生什么?
当你触碰那个小三角形的瞬间，许多事情立刻发生了。以微秒为单位，你手机上空闲的计算核心处理器生机盎然。当它们这样做时，它们的电压和时钟频率会迅速上升，以确保视频解压和显示没有延迟。与此同时，其他内核在后台运行任务，速度减慢。电荷涌进活动核心的数百万个晶体管中，而在新闲置的核心中则减慢为涓涓细流。
这支舞叫做动态电压和频率缩放(DVFS)在运行你的手机和笔记本电脑的处理器(称为片上系统(SoC))以及支持它们的服务器中不断发生。这一切都是为了平衡计算性能和功耗，这对智能手机来说尤其具有挑战性。尽管有电流波动，但编排DVFS的电路努力确保稳定的时钟和坚如磐石的电压水平，但它们也是最费劲的设计之一。
这主要是因为时钟产生和电压调节电路是模拟电路，不像智能手机SoC上的几乎所有其他电路。由于半导体制造业的进步，我们已经习惯了几乎每年都会推出计算能力大大提高的新处理器。将数字设计从旧的半导体工艺“移植”到新的工艺并非易事，但与试图将模拟电路移植到新的工艺相比，这根本不算什么。支持DVFS的模拟元件，尤其是称为低压电压调节器(LDO)的电路，不像数字电路那样按比例缩小，基本上每一代都必须从头重新设计。
如果我们可以用数字元件来构建ldo(也许还有其他模拟电路)，那么它们的移植难度将大大低于处理器的任何其他部分，从而节省大量设计成本，并将工程师解放出来，解决尖端芯片设计所面临的其他问题。更重要的是，由此产生的数字ldo可能比模拟ldo小得多，并且在某些方面表现更好。在过去的几年里，工业界和学术界的研究小组已经测试了至少十几种设计，尽管存在一些缺点，但一种具有商业用途的数字LDO可能很快就会问世。
低压降稳压器(ldo)允许多个处理器核心在相同的输入电压轨道(V在)按不同的工作负荷以不同的电压运作。在这种情况下，Core 1具有最高的性能要求。它的头部开关，实际上是一组并联的晶体管，是闭合的，绕过LDO，直接将核心1连接到V在由外部电源管理IC供电。然而，核心2到4的工作负载要求较低。它们的ldo用于为核心提供电压，从而节省电力。
基本模拟低压电压调节器[左]通过反馈回路控制电压。它试图使输出电压(VDD)等于参考电压通过控制电流通过功率pft。在基本的数字设计中(右)，一个独立的时钟触发一个比较器(三角形)，将参考电压与V进行比较DD．结果告诉控制逻辑要激活多少功率pfet。
典型的片上系统对于智能手机来说是一个奇迹集成．在一块硅片上，它集成了多个CPU核心、图形处理单元、数字信号处理器、神经处理单元、图像信号处理器，以及调制解调器和其他专门的逻辑块。自然地，提高驱动这些逻辑块的时钟频率可以提高它们完成工作的速度。但要在更高的频率下工作，它们还需要更高的电压。如果没有这一点，晶体管就无法在处理器时钟的下一个滴答声之前开关。当然，更高的频率和电压是以功耗为代价的。因此，这些核心和逻辑单元动态地改变它们的时钟频率和供电电压(通常在0.95到0.45伏之间)，这是基于它们需要达到的能源效率和性能的平衡，无论分配给它们的工作负载是拍摄视频、播放音乐文件、在通话中传递语音等等。
通常，外部电源管理IC产生多个输入电压(V在)手机SoC的值。这些电压通过称为轨道的宽互连传输到SoC芯片区域。但是电源管理芯片和SoC之间的连接数量是有限的。因此，SoC上的多个核心必须共享相同的V在铁路。
但它们不必都得到相同的电压，多亏了低压降稳压器。ldo和专用的时钟发生器允许共享轨道上的每个核心以独特的电源电压和时钟频率运行。需要最高供电电压的核心决定共享V在价值。电源管理芯片设置V在到这个值，这个核心通过称为头开关的晶体管完全绕过LDO。
为了将功耗降至最低，其他核心可以在较低的电源电压下工作。软件决定这个电压应该是多少，而模拟ldo在提供这个电压方面做得很好。它们结构紧凑，建造成本低，集成在芯片上相对简单，因为它们不需要大型电感或电容器。
但是这些ldo只能在一个特定的电压窗口内工作。在高端，目标电压必须低于V之间的差值在以及LDO本身的电压降(同名的“dropout”电压)。例如，如果对核心来说最有效的电源电压是0.85 V，但是V在是0.95 V，而LDO的降电压是0.15 V，核心不能使用LDO达到0.85 V，必须在0.95 V工作，浪费了一些电力。类似地，如果V在已经被设定在某个电压限制之下，LDO的模拟组件将无法正常工作，电路也无法参与进一步降低核心电源电压。
到目前为止，限制数字ldo使用的主要障碍是缓慢的瞬态响应。
然而，如果所需的电压落在LDO的窗口内，软件启动电路并激活一个等于目标电源电压的参考电压。
ldo怎么样提供正确的电压?在基本的模拟LDO设计中，它是通过运算放大器、反馈和专用电源来实现的p-通道场效应晶体管(pet)。后者是一种通过增加栅极电压来减小电流的晶体管。该功率pet的门电压是来自运算放大器的模拟信号，范围从0伏到V在．运算放大器不断地比较电路的输出电压，即核心的供电电压VDD-目标参考电压。如果LDO的输出电压低于参考电压——就像新有源逻辑突然需要更多电流时那样——运放就会降低功率pet的门电压，增加电流并提升VDD朝向参考电压值。相反，如果输出电压高于参考电压——就像核心逻辑不活跃时那样——运放就会增加晶体管的门电压以降低电流和V值DD．
一个基本的数字另一方面，LDO由电压比较器、控制逻辑和一些并行功率pfet组成。(LDO也有自己的时钟电路，与处理器核心使用的时钟电路是分开的。)在数字LDO中，功率pfet的栅极电压是二进制值，而不是模拟值，要么0 V，要么V在．
随着时钟的每一次滴答，比较器测量输出电压是否低于或高于参考源提供的目标电压。比较器输出指导控制逻辑，以确定激活多少功率pfet。如果LDO的输出低于目标，控制逻辑将激活更多的功率pfet。的ir combined current props up the core's supply voltage, and that value feeds back to the comparator to keep it on target. If it overshoots, the comparator signals to the control logic to switch some of the PFETs off.
也不是模拟当然，数字LDO也不是理想的。模拟设计的关键优势是它可以快速响应电源电压的瞬态下降和超调，这在这些事件涉及急剧变化时尤其重要。这些瞬态发生的原因是，核心对电流的需求可能在几纳秒内大幅上升或下降。除了快速响应外，模拟ldo还非常擅长抑制V的变化在这可能来自轨道上的其他核心。最后，当当前需求变化不大时，它会严格控制输出，而不会不断地超出或低于目标，从而在V中引入波纹DD．
当核心的电流需求突然变化时，可能会导致LDO的输出电压超调或下降[上]。基本的数字LDO设计不能很好地处理这个问题(左下)。然而，一种称为降低动态稳定性的自适应采样方案(右下)可以降低电压漂移的程度。它通过提高LDO的采样频率来实现这一点，当下垂变得太大时，允许电路更快地响应。来源:S.B. Nasir等人，IEEE国际固态电路会议(ISSCC)， 2015年2月，第98-99页．
这些特性使得模拟ldo不仅对提供处理器核心有吸引力，而且对几乎任何需要安静、稳定供电电压的电路都有吸引力。然而，有一些关键的挑战限制了这些设计的有效性。首先，模拟组件比数字逻辑复杂得多，需要很长的设计时间才能在先进的技术节点上实现。第二，当V在是低的，限制了V有多低DD它们可以传递到核心。最后，模拟ldo的降电压并不像设计人员希望的那么小。
综上所述，模拟ldo提供了一个有限的工作电压窗口。这意味着将ldo用于节能的机会被错过了——这些ldo大到足以对智能手机的电池寿命产生显著影响。
数字ldo弥补了许多这些弱点:由于没有复杂的模拟组件，它们允许设计师利用大量的工具和其他资源进行数字设计。因此，为了一种新的工艺技术，缩小电路的规模将需要更少的努力。数字ldo还将在更宽的电压范围内工作。在低压端，数字元件可以在V电压下工作在模拟组件禁止使用的值。在较高的范围内，数字LDO的电压降将更小，从而节省核心电源。
但没有什么是免费的，而且数字LDO有一些严重的缺陷。这些问题大多是因为电路只在离散的时间测量和改变输出，而不是连续的。这意味着电路对电源电压下降和超调的响应相对较慢。它对V的变化也更敏感在，而且它往往会在输出电压中产生小波动，这两种情况都可能降低核心的性能。
其中，迄今为止限制数字ldo使用的主要障碍是它们缓慢的瞬态响应。当内核抽取的电流随着工作负载的变化而突然发生变化时，内核就会经历下降和超调。LDO对下垂事件的响应时间对于限制电压下降的幅度和条件持续的时间至关重要。传统磁芯为电源电压增加了安全裕度，以确保在下降期间正确运行。更大的预期下降意味着边际必须更大，降低了LDO的能效效益。因此，加快数字LDO对下垂和超调的响应是该领域前沿研究的主要重点。
最近的一些进展有助于加快电路对下垂和过冲的反应。一种方法是使用数字LDO的时钟频率作为控制旋钮，以稳定和电源效率换取响应时间。
较低的频率可以提高LDO的稳定性，因为输出不会经常变化。它还降低了LDO的功耗，因为组成LDO的晶体管切换频率降低了。但这是以处理器核心对瞬态电流需求的响应变慢为代价的。你可以理解为什么会这样，如果你考虑到如果频率太低，很多瞬态事件可能会发生在一个时钟周期内。
相反，较高的LDO时钟频率会减少瞬态响应时间，因为比较器对输出进行采样的频率足以在瞬态事件中更早地改变LDO的输出电流。然而，这种不断采样降低了输出的稳定性，并消耗更多的功率。
这种方法的要点是引入一个时钟，其频率适应情况，一种方案称为自适应采样频率与降低动态稳定性。当电压下降或超调超过一定水平时，时钟频率增加以更快地降低瞬态效应。然后减速以消耗更少的功率并保持输出电压稳定。这一技巧是通过添加一对额外的比较器来实现的，以感知超调和下垂条件并触发时钟。在使用该技术的测试芯片的测量中，VDD下垂从210毫伏降低到90毫伏，与标准的数字LDO设计相比降低了57%。电压稳定到稳定状态所需的时间从5.8微秒缩短到1.1微秒，提高了81%。
改善瞬态响应时间的另一种方法是使数字LDO有点模拟。该设计集成了一个独立的模拟辅助回路，可即时响应负载电流瞬态。模拟辅助回路通过电容器将LDO的输出电压耦合到LDO的并行pfet上，创建一个只有在输出电压发生急剧变化时才参与的反馈回路。因此，当输出电压下降时，它会降低激活的pet门的电压，并立即增加到核心的电流，以降低下降的幅度。这种模拟辅助环路已被证明可以将下垂从300 mV降低到106 mV，改善了65%，超调量从80 mV降低到70 mV(13%)。
当然，这两种技术都有其缺点。首先，两者都不能真正与当今模拟ldo的响应时间相匹配。此外，自适应采样频率技术需要两个额外的比较器，以及产生和校准下垂和超调的参考电压，因此电路知道何时使用更高的频率。模拟辅助循环包括一些模拟组件，减少了全数字系统的设计时间优势。
商用SoC处理器的发展可能有助于使数字ldo更加成功，即使它们的性能不能完全达到模拟性能。今天，商用SoC处理器集成了全数字自适应电路，旨在缓解出现下垂时的性能问题。例如，这些电路可以暂时延长核心的时钟周期，以防止计时错误。这种缓解技术可以放松瞬态响应时间限制，允许使用数字ldo并提高处理器效率。如果这种情况发生，我们可以期待更高效的智能手机和其他电脑，同时使设计过程变得容易得多。
