对话(1)
艾米丽·库珀
LightGreen
也许是最在过去的50年里，深远的技术成就一直是稳定的朝着更小的晶体管前进使它们更紧密地结合在一起，并降低功耗。然而，自从我们两人20多年前开始在英特尔的职业生涯以来，我们就一直听到这样的警报:陷入无穷小的时代即将结束。然而，年复一年，辉煌的新创新继续推动半导体行业进一步发展。
在这个过程中，我们工程师不得不改变晶体管的结构，因为我们继续缩小面积和功耗，同时提高性能。20世纪下半叶的“平面”晶体管设计，在2010年代上半叶让位于3D鳍状器件。现在，随着一种新的全能门(GAA)结构即将投入生产，这些也即将结束。但我们必须看得更远，因为我们缩小这种新的晶体管结构(我们称之为RibbonFET)的能力也有其局限性。
那么，我们将从哪里寻求未来的扩展呢?我们将继续关注第三维度。我们已经创建了可以堆叠在一起的实验设备，提供的逻辑要小30%到50%。最关键的是，顶部和底部的器件是两种互补的类型，NMOS和PMOS，它们是过去几十年所有逻辑电路的基础。我们相信这种3d堆叠互补金属氧化物半导体(CMOS)，或cet(互补场效应晶体管)，将是将摩尔定律扩展到下一个十年的关键。
晶体管的进化
持续创新是摩尔定律的基本支撑但每一种改进都伴随着权衡。为了理解这些权衡，以及它们如何不可避免地引导我们走向3d堆叠CMOS，你需要一些晶体管操作的背景知识。
每个金属氧化物半导体场效应晶体管(MOSFET)都有相同的一组基本部件:栅极堆、通道区、源极和漏极。源极和漏极经过化学掺杂，使它们都含有丰富的移动电子(n-type)或缺乏(p类型)。通道区对源极和漏极有相反的掺杂。
截至2011年，在先进微处理器中使用的平面版本中，MOSFET的栅极堆栈位于通道区域上方，旨在将电场投射到通道区域。对栅极施加足够大的电压(相对于源)，在通道区域产生一层移动载流子，允许电流在源极和漏极之间流动。
当我们缩小经典平面晶体管的尺寸时，物理学家所说的短通道效应成为了焦点。基本上，源极和漏极之间的距离变得如此之小，以至于电流会在不应该发生的情况下泄漏过通道，因为栅极电极努力耗尽载流子的通道。为了解决这个问题，业界转向了一种完全不同的晶体管结构，称为aFinFET．它将栅极包裹在通道的三面，以提供更好的静电控制。
晶体管进化
英特尔推出了finfet2011年，在22纳米节点上，采用第三代酷睿处理器，从那时起，器件架构就一直是摩尔定律的主力。有了finfet，我们可以在更低的电压下工作，仍然有更少的泄漏，在与上一代平面架构相同的性能水平上减少约50%的功耗。finfet的切换速度也更快，性能提高了37%。由于传导发生在“鳍”的垂直两侧，该器件可以通过给定的硅区域驱动更多的电流，而平面器件只能沿一个表面传导。
然而，在转向finfet的过程中，我们确实失去了一些东西。在平面器件中，晶体管的宽度是由光刻技术确定的，因此它是一个高度灵活的参数。但在finfet中，晶体管宽度以离散增量的形式出现——一次增加一个翅片——这一特性通常被称为翅片量化。由于FinFET可能是灵活的，鳍量化仍然是一个重要的设计约束。围绕它的设计规则和增加更多翅片以提高性能的愿望增加了逻辑单元的整体面积，并使将单个晶体管转变为完整逻辑电路的互连堆栈复杂化。它还增加了晶体管的电容，从而削弱了部分开关速度。因此，虽然FinFET作为行业的主力为我们提供了良好的服务，但我们需要一种新的、更完善的方法。正是这种方法让我们有了即将介绍的3D晶体管。
在RibbonFET中，栅极包裹在晶体管沟道区域，以加强对载流子的控制。新的结构还可以实现更好的性能和更精细的优化。
艾米丽·库珀
这一进步，RibbonFET，是自11年前FinFET首次亮相以来我们的第一个新的晶体管架构。在这种技术中，栅极完全包围了通道，对通道内的载流子提供了更严格的控制，而通道现在是由纳米级硅带形成的。用这些纳米带(也叫nanosheets)，我们可以根据需要使用光刻技术改变晶体管的宽度。
去除量化约束后，我们可以为应用程序生成适当大小的宽度。这让我们能够平衡功率、性能和成本。更重要的是，通过堆叠并并行工作，该设备可以驱动更大的电流，在不增加设备面积的情况下提高性能。
我们认为ribbonfet是在合理功率下获得更高性能的最佳选择，我们将在2024年与其他创新产品一起推出，例如PowerVia，我们的版本后方电力输送，采用英特尔20A制造工艺。
堆叠互补金属氧化物半导体
平面、FinFET和RibbonFET晶体管的一个共同点是它们都使用CMOS技术，如前所述，由n-type (NMOS)和p类型(PMOS)晶体管。CMOS逻辑在20世纪80年代成为主流，因为它比其他技术(尤其是纯nmos电路)消耗的电流要少得多。较小的电流也会导致更高的工作频率和更高的晶体管密度。
迄今为止，所有CMOS技术都将标准NMOS和PMOS晶体管对并排放置。但是在主题在IEEE国际电子器件会议(IEDM)，我们介绍了3d堆叠晶体管的概念，将NMOS晶体管置于PMOS晶体管之上。第二年，在IEDM 2020上，我们提出了第一个使用3D技术的逻辑电路的设计为逆变器。结合适当的互连，3d堆叠CMOS方法有效地将逆变器占地面积减少了一半，面积密度增加了一倍，进一步推动了摩尔定律的极限。
3d堆叠CMOS将PMOS器件放在NMOS器件上，其占地面积与单个RibbonFET相同。NMOS和PMOS栅极使用不同的金属。
艾米丽·库珀
利用3D堆叠的潜在优势意味着要解决许多工艺集成挑战，其中一些挑战将会扩展CMOS制造的极限。
我们使用所谓的自对准工艺构建了3d堆叠CMOS逆变器，其中两个晶体管在一个制造步骤中构建。这意味着两者都要构建n类型和p采用外延-晶体沉积法，并为两个晶体管添加不同的金属栅极。通过结合源漏和双金属栅过程，我们能够创造不同导电类型的硅纳米带(p类型和n-type)来组成堆叠的CMOS晶体管对。它还允许我们分别为顶部和底部纳米带调整设备的阈值电压——晶体管开始开关的电压。
在CMOS逻辑中，NMOS和PMOS器件通常并排在芯片上。早期的原型将NMOS器件堆叠在PMOS器件之上，压缩了电路尺寸。
英特尔
我们怎么做呢?自对准的3D CMOS制造从硅片开始。在这片晶圆上，我们沉积了重复的硅和硅锗层，这种结构被称为超晶格。然后，我们使用平版印刷模式，切掉部分超晶格，留下鳍状结构。超晶格晶体为以后的研究提供了强大的支撑结构。
接下来，我们将一块“假”多晶硅放置在器件栅极所在的超晶格部分上，保护它们不受下一步操作的影响。这一步被称为垂直堆叠双源/漏过程，在顶部纳米带(未来的NMOS设备)的两端生长磷掺杂硅，同时在底部纳米带(未来的PMOS设备)选择性地生长硼掺杂硅锗。在此之后，我们在源和漏周围沉积电介质，以电隔离它们彼此。后一步要求我们将晶圆抛光到完美的平整度。
3D堆叠逆变器的侧面视图显示其连接是多么复杂。
艾米丽·库珀
最后，我们构建了大门。首先，我们移除之前放置的假门，露出硅纳米带。接下来，我们只蚀刻硅锗，释放出一堆平行的硅纳米带，这将是晶体管的通道区。然后，我们在纳米带的四周涂上一层极薄的绝缘体，绝缘体具有很高的介电常数。纳米带通道是如此之小，而且定位方式如此之好，以至于我们无法像平面晶体管那样有效地对其进行化学掺杂。相反，我们使用金属门的一种称为功函数的特性来传递相同的效果。我们用一种金属包裹底部的纳米带p-掺杂通道与顶部通道相互作用形成n再版通道。这样，栅极堆栈就完成了，两个晶体管就完成了。
通过将NMOS堆叠在PMOS晶体管上，3D堆叠可以有效地使每平方毫米的CMOS晶体管密度翻倍，尽管实际密度取决于所涉及的逻辑单元的复杂性。逆变器单元如图所示，显示源极和漏极互连[红色]，栅极互连[蓝色]和垂直连接[绿色]。
艾米丽·库珀
这个过程可能看起来很复杂，但它比另一种被称为顺序3d堆叠CMOS的技术要好。通过这种方法，NMOS器件和PMOS器件被构建在单独的晶圆上，两者结合，PMOS层转移到NMOS晶圆上。相比之下，自对齐3D工艺需要更少的制造步骤，并严格控制制造成本，这是我们在研究中演示并在IEDM 2019上报告的。
重要的是，自对准方法还避免了在连接两个晶圆时可能发生的不对中问题。尽管如此，连续3D堆叠正在探索，以促进硅与非硅通道材料的集成，如锗和III-V半导体材料。这些方法和材料可能会成为相关的，因为我们希望在一个芯片上紧密集成光电和其他功能。
将所有所需的连接连接到3d堆叠CMOS是一个挑战。电源连接需要从设备堆下面进行。在这个设计中，NMOS器件[上]和PMOS器件[下]有独立的源/漏触点，但两个器件都有一个共同的栅极。
艾米丽·库珀新的自对齐CMOS工艺，以及它创造的3d堆叠CMOS，工作良好，似乎有进一步小型化的巨大空间。在这个早期阶段，这是非常令人鼓舞的。栅极长度为75 nm的器件既具有极好的器件可扩展性，又具有较高的导通电流。另一个有希望的迹象是:我们制造的晶圆中，两组堆叠器件之间的最小距离只有55纳米．虽然我们实现的器件性能结果本身并不是记录，但它们确实与在同一晶圆上采用相同工艺构建的单个非堆叠控制器件相比要好。
在工艺集成和实验工作的同时，我们还有许多正在进行的理论、模拟和设计研究，旨在为如何最好地使用3D CMOS提供见解。通过这些，我们发现了晶体管设计中的一些关键考虑因素。值得注意的是，我们现在知道我们需要优化NMOS和pmos之间的垂直间距——如果它太短，它会增加寄生电容，如果它太长，它会增加两个器件之间互连的电阻。两种极端都会导致电路变慢，消耗更多的能量。
许多设计研究，如由TEL研究中心在IEDM 2021上发表，专注于在3D CMOS有限的空间中提供所有必要的互连，并且这样做不会显著增加它们组成的逻辑单元的面积。TEL的研究表明，在寻找最佳互连选项方面有很多创新机会。该研究还强调，3d堆叠CMOS将需要在设备上方和下方都有互连。这个方案叫做埋地电力轨道该公司将为逻辑单元提供电力但不携带数据的互连线移至晶体管下面的硅层。英特尔的PowerVIA技术正是这样做的，计划于2024年推出，因此将在3d堆叠CMOS的商业现实中发挥关键作用。
摩尔定律的未来
有了ribbonfet和3D CMOS，我们有了一条明确的道路，可以将摩尔定律扩展到2024年以后。在一个2005年的采访中在被要求反思什么成为了他的定律时，戈登·摩尔(Gordon Moore)承认，他“时不时地对我们能够取得的进步感到惊讶”。在这个过程中，有几次，我觉得我们已经走到了终点，事情会逐渐减少，我们富有创造力的工程师会想出解决办法。”
随着finfet的发展，随之而来的优化，现在的ribbonfet和最终的3d堆叠CMOS的发展，在它们周围的无数包装增强的支持下，我们想摩尔先生会再次感到惊讶。
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